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文章瀏覽閱讀1.5k次，點(diǎn)贊8次，收藏20次。但是，芯片timing sign off階段會(huì)偶爾遇到IO時(shí)序少量違例，比如，輸入reg的hold違例、輸出reg的setup違例，本質(zhì)原因是EDA時(shí)序分析工具會(huì)在輸出輸入外部假定一個(gè)理想化的不帶clock propagation time的寄存器做時(shí)序分析。在約束set_input_delay/set_output_delay時(shí)，可以指定真實(shí)時(shí)鐘CLKP，也可以指定虛擬時(shí)鐘vCLKP，并且創(chuàng)建與CLKP同頻率的虛擬時(shí)鐘vCLKP時(shí)，無需指定時(shí)鐘端口，參考腳本如下： 。_虛擬時(shí)鐘 |
